时钟方案设计与相位噪声分析
- 2026-11-04 11:31:01
时钟方案设计与相位噪声分析
摘要：ADRV904x作为一款高性能收发器芯片，其本地振荡器（LO）的相位噪声直接影响发射信号的误差矢量幅度（EVM）。本文基于系统分析了评估板（EVB）上AD9528时钟发生器对LO相位噪声的影响机制，提供了绕过AD9528直接输入理想时钟的硬件改造方案，并通过实测数据验证了改造效果。在此基础上，本文详细阐述了积分相位噪声与EVM之间的数学关系，给出了系统级EVM预算的计算方法。研究表明，虽然AD9528会引入额外的近端相位噪声，但在实际系统中，功率放大器（PA）的非线性失真往往主导EVM预算，使用AD9528作为DEVCLK源对系统整体性能的影响极为有限。
一、引言
在无线通信系统中，收发器的相位噪声性能是决定信号质量的关键因素之一。ADRV904x数据手册中给出的LO相位噪声指标是在理想DEVCLK条件下测得的，然而在实际评估和应用中，DEVCLK通常由板载时钟芯片提供，这可能导致实测性能与数据手册存在差异。
ADRV904x评估板采用AD9528作为时钟源，该芯片负责产生DEVCLK和SYSREF信号。AD9528具有抖动净化功能，能够将低质量的参考时钟“净化”后输出，但其自身也会引入一定的附加噪声。对于追求极致性能的系统设计，理解并量化这一影响至关重要。
二、评估板默认时钟架构分析
2.1 时钟树结构
ADRV904x评估板的默认时钟树架构如下：外部参考时钟从SMA接口J901输入，经过巴伦（Balun）转换为差分信号后送入AD9528的REFA输入端。AD9528锁定参考时钟后，通过内部锁相环（PLL）进行频率变换和抖动净化，最终产生两路主要输出：
- DEVCLK和SYSREF
：送往ADRV904x芯片 - FPGA时钟
：送往ADS10 FPGA板 
2.2 相位噪声实测结果
应用笔记中提供了在3500MHz LO频率下的相位噪声对比测试结果：
从数据可以看出，AD9528对相位噪声的影响主要集中在近端（1 kHz ~ 100 kHz），恶化量约为3.5 ~ 5.7 dB，而在远端（≥ 1 MHz）影响相对较小，约1.8 dB。
三、绕过AD9528的硬件改造方案
3.1 改造方法
当系统需要达到数据手册级别的极限性能时，可以通过修改评估板硬件绕过AD9528，直接向ADRV904x输入高质量外部时钟。具体操作如下：
- 电阻位置调整
：将R924和R925从默认位置取下，焊接到R920和R921的焊盘位置 - 信号路径变更
：改造后，SMA接口J902和J903通过交流耦合直接连接到ADRV904x的DEVCLK差分输入引脚，完全旁路AD9528 - 保留辅助功能
：原参考时钟J901仍连接AD9528的REFA输入，确保SYSREF和FPGA时钟的正常产生 
3.2 改造后性能验证
使用高质量外部信号源直接提供DEVCLK后，相位噪声测试结果如下：
改造后的性能已与数据手册高度接近，证明硬件旁路方案有效可行。
四、相位噪声单位解析：°RMS与mrad的换算逻辑
表中同时列出了积分相位噪声的两种单位——°RMS（度均方根）和mrad（毫弧度）。二者的换算关系为：
1°RMS = π/180 × 1000 mrad ≈ 17.45 mrad
以1800 MHz频率点为例进行验证：0.07°RMS × 17.45 = 1.22 mrad，与表中数据完全吻合。
引入mrad单位的深层原因在于简化EVM估算。在通信理论中，积分相位噪声（弧度值）与EVM（%）之间存在近似关系：
EVM (%) ≈ 积分相位噪声（mrad）÷ 10
以3500 MHz为例：
数据手册积分噪声 = 3.84 mrad 3.84 ÷ 10 = 0.384% 表中数据手册EVM = 0.38%（考虑四舍五入的微小误差）
这种单位设计使工程师能够“一眼看出”相位噪声对EVM的贡献量，无需反复进行复杂的数学换算，极大提升了工程设计的便利性。
五、相位噪声对系统EVM的影响分析
5.1 积分相位噪声与EVM的对应关系
表2完整列出了不同LO频率下的关键参数：
对比mrad列与EVM列可以发现，二者数值呈现约10:1的线性关系，这也印证了积分相位噪声是发射机EVM的主要贡献因素。
5.2 系统级EVM预算计算
在实际系统中，总EVM是各级器件EVM的根和平方（RSS）叠加。以3500 MHz为例：
ADRV904x（数据手册理想时钟）的EVM = 0.38% ADRV904x（使用AD9528）的EVM ≈ 0.48% 假设后级功率放大器（PA）贡献EVM = 2%
方案一：使用理想DEVCLK
EVMtotal = √(0.38² + 2²) = √(0.1444 + 4) = √4.1444 ≈ 2.03%
方案二：使用AD9528作为DEVCLK
EVMtotal = √(0.48² + 2²) = √(0.2304 + 4) = √4.2304 ≈ 2.06%
两种方案的总系统EVM差距仅有0.03个百分点，在实际工程中几乎可以忽略不计。
5.3 AD9528引入的噪声余量分析
不同LO频率下，AD9528带来的积分噪声增量如下：
在较高频率（5GHz、6GHz）下，AD9528引入的额外噪声约0.23% ~ 0.25%。如果系统的EVM预算较为宽裕，这些增量完全可以接受；只有在需要极限性能（如接近数据手册极限值）的场景下，才值得进行硬件改造。
六、工程实践建议
基于上述分析，提出以下工程实践建议：
6.1 默认方案适用场景
系统EVM预算大于3%（绝大多数通信设备满足此条件） 后级PA的EVM贡献大于2% 希望简化硬件设计、降低BOM成本 不需要追求数据手册的极限相位噪声指标
6.2 外部直接时钟方案适用场景
实验室环境下进行芯片极限性能评估 系统EVM预算极为严苛（如测试测量仪器、高端通信设备） 需要验证芯片本身性能，排除时钟源的干扰
6.3 软件配置注意事项
当更换评估板上的VCXO时，需注意：
默认VCXO为122.88MHz单端CMOS输出 当前ACE软件的ADRV904x插件仅支持单端CMOS模式 更换后需在ACE中通过“Custom”模式手动输入目标频率，并在Phase 3初始化确认无误后方可继续
七、结论
本文系统分析了ADRV904x评估板的时钟方案及其对LO相位噪声和EVM的影响。主要结论如下：
- AD9528会在近端（< 100 kHz）恶化相位噪声约3.5 ~ 5.7 dB
，但对远端（> 1 MHz）的影响较小。 - 通过修改评估板电阻，可以将外部高质量时钟直接接入ADRV904x
，实测性能与数据手册理想值高度吻合。 - 积分相位噪声采用mrad单位的设计
，便于工程师快速估算其对EVM的贡献。 - 在真实系统应用中
，由于PA通常占EVM预算的大头，AD9528引入的额外噪声对总系统EVM的增量仅有约0.03%~0.25%，绝大多数情况下完全可接受。 - 建议根据实际系统EVM预算决定是否使用默认时钟方案
——除非追求极限性能，否则AD9528是一个集成度高、性能充足的时钟解决方案。
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